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第1章 逻辑电路导论1

1.1开关电路数学表示方法初步1

1.1.1真值表1

1.1.2二进制编码2

1.1.3真值表的常见形式3

1.1.4分析与综合3

1.2逻辑代数4

1.2.1逻辑代数的基本运算4

1.2.2逻辑函数6

1.2.3逻辑代数的基本公式和运算规则6

1.3用与门、或门和非门进行逻辑综合9

1.4公式法化简逻辑函数10

1.5卡诺图12

1.5.1卡诺图是真值表的图形表示12

1.5.2用卡诺图化简逻辑函数12

1.5.3概念提升16

1.6逻辑函数的标准形式18

1.6.1函数的“积之和”表达式18

1.6.2函数的“和之积”表达式18

1.6.3两种表达形式的互换19

1.6.4包含无关项的逻辑函数的化简20

1.1.7表格法化简逻辑函数22

1.7.1求质蕴含项集合23

1.7.2求最小覆盖25

1.7.3表格法小结31

1.8解题示例32

【本章小结】33

【习题】34

第2章 数字集成电路的基本元件——门电路36

2.1概述36

2.2 TTL集成门电路39

2.2.1 TTL与非门简介39

2.2.2 TTL与非门的外特性及其参数40

2.2.3集电极开路的与非门43

2.2.4 TTL三态门44

2.3 MOS场效应晶体管45

2.4 MOS门电路49

2.4.1 NMOS门电路49

2.4.2 CMOS门电路51

2.4.3其他类型的CMOS门电路53

2.4.4 CMOS逻辑门电性能分析55

2.4.5不同类型逻辑门的配合问题57

2.5 74系列中小规模集成电路芯片57

2.6可编程逻辑器件57

2.6.1可编程逻辑阵列PLA 58

2.6.2可编程阵列逻辑PAL和GAL58

2.6.3复杂可编程器件59

2.6.4现场可编程门阵列59

2.6.5可编程开关的物理实现60

2.6.6 CPLD和FPGA特点比较62

【本章小结】62

【习题】63

第3章 组合逻辑电路的优化实现65

3.1组合逻辑电路的特点与优化实现65

3.2单输出函数和多输出函数66

3.2.1多输出函数的化简66

3.2.2多输出函数的优化实现69

3.2.3用ED A工具优化实现组合逻辑电路示例70

3.3多级逻辑电路的综合72

3.3.1提取公因子72

3.3.2功能分解73

3.4组合逻辑电路积木块74

3.4.1多路选择器74

3.4.2用LUT构建更大规模的组合逻辑电路76

3.4.3编码器76

3.4.4译码器79

3.4.5数值比较器80

3.4.6算术逻辑运算电路81

3.5组合逻辑电路中的竞争和险象81

3.5.1险象的分析81

3.5.2险象的消除84

3.6解题示例85

【本章小结】88

【习题】88

第4章 数的表示方法和算术运算电路91

4.1数制和编码91

4.1.1数的位置表示法91

4.1.2二进制数和十进制数的相互转换92

4.1.3八进制数的二进制编码94

4.1.4十六进制数的二进制编码94

4.1.5十进制数的二进制编码95

4.1.6格雷码97

4.1.7字符编码97

4.1.8奇偶校验码99

4.2无符号数的加法运算101

4.2.1二进制整数的加法运算101

4.2.2 BCD码形式的十进制数加法运算104

4.3有符号数的表示方法和算术运算107

4.3.1二进制定点数的原码表示形式107

4.3.2二进制定点数的补码表示形式和加减运算107

4.3.3二进制定点数的反码表示形式和加减运算111

4.4用EDA工具设计算术运算电路示例113

【本章小结】118

【习题】118

第5章 锁存器、触发器和寄存器121

5.1锁存器121

5.1.1基本R-S锁存器121

5.1.2选通D锁存器122

5.2 D触发器125

5.2.1从总体的角度观察D触发器125

5.2.2 D触发器和D锁存器的比较128

5.2.3带使能控制的D触发器128

5.3主从D触发器130

5.4其他类型的触发器131

5.4.1 T触发器131

5.4.2 JK触发器132

5.5寄存器133

5.6设计示例135

【本章小结】139

【习题】139

第6章 同步时序电路141

6.1同步时序电路概述141

6.2同步时序电路的设计143

6.2.1状态图和状态表144

6.2.2状态分配146

6.2.3确定激励函数和输出函数147

6.2.4 VHDL行为描述与使用EDA工具设计147

6.3状态化简149

6.3.1完全规定的有限状态机和不完全规定的有限状态机149

6.3.2状态化简算法149

6.4同步时序电路中的竞争和险象151

6.4.1状态变迁序列与险象的关系151

6.4.2在VHDL行为描述中指定状态编码153

6.5算法状态机图154

6.6解题示例155

【本章小结】163

【习题】163

第7章 异步时序电路167

7.1异步时序电路的特点167

7.2脉冲异步时序电路167

7.2.1脉冲异步时序电路的分析168

7.2.2脉冲异步时序电路的综合170

7.3电位异步时序电路174

7.3.1电位异步时序电路的分析175

7.3.2电位异步时序电路的综合177

7.4电位异步时序电路综合中防范险象的措施182

7.5解题示例189

【本章小结】198

【习题】198

第8章 数字系统设计201

8.1数字系统的特点和设计方法201

8.2交通灯控制器设计202

8.3求最大值电路的设计208

8.4数字系统中某些技术细节213

8.4.1减少时钟偏移的布线网络214

8.4.2触发器的异步输入214

8.4.3消除机械开关抖动的电路214

【本章小结】215

【习题】215

附录A EDA工具Quartus Ⅱ简介218

A.1 Quartus Ⅱ的安装与运行218

A.1.1 Quartus Ⅱ的首次安装219

A.1.2申请授权文件220

A.1.3改变Quartus Ⅱ主界面的样式220

A.2设计流程222

A.3项目的建立与版本管理223

A.3.1建立一个新项目223

A.3.2 Quartus Ⅱ项目的版本管理225

A.4设计的原理图描述227

A.4.1进入原理图编辑器227

A.4.2从元件库中调入元件符号228

A.4.3绘制原理图229

A.5设计的VHDL描述230

A.5.1进入文本编辑器231

A.5.2在文本编辑器中编辑VHDL文件231

A.5.3发现并纠正VHDL代码中的错误232

A.5.4保存文件234

A.6综合和编译234

A.6.1进入编译器234

A.6.2发现并纠正原理图中的错误236

A.7模拟验证236

A.7.1使用波形编辑器绘制测试向量波形237

A.7.2执行模拟240

A.8层次化设计实例242

A.8.1在原理图编辑器中实现层次化设计242

A.8.2 VHDL设计描述与原理图混合使用的层次化设计245

A.9时序分析器248

A.10调用带参数的库元件250

A.10.1在原理图编辑器中创建一个存储器250

A.10.2初始化存储器的内容255

A.10.3存储器的模拟实例256

A.11可编程器件的物理实现257

A.11.1引脚分配257

A.11.2对目标器件编程260

A.12用SignalTap Ⅱ实时测试FPGA中的信号波形265

附录B 硬件描述语言VHDL简介271

B.1 VHDL的产生与发展271

B.2用V HDL建立电路模型272

B.2.1电路模型272

B.2.2实体声明与结构体273

B.2.3结构体的描述方式275

B.2.4标识符275

B.3面向模拟器的某些特性276

B.3.1模拟周期277

B.3.2延迟时间277

B.4 V HDL中的对象278

B.5数据类型 279

B.5.1标量类型280

B.5.2复合类型281

B.5.3子类型283

B.5.4文件类型283

B.5.5类型转换283

B.6 VHDL的词法单元285

B.6.1注释285

B.6.2数字285

B.6.3字符286

B.6.4字符串286

B.6.5位串286

B.7属性287

B.8表达式与运算符289

B.9子程序——过程与函数293

B.10程序包与设计库294

B.10.1程序包——设计中的数据共享294

B.10.2设计库296

B.10.3 VHDL中名字的可见性296

B.10.4 library语句和use语句297

B.11行为描述298

B.11.1进程语句298

B.11.2行为模型的顺序性299

B.11.3行为模型的并行性306

B.12结构描述310

B.12.1端口的基本特征310

B.12.2元件例化语句311

B.12.3配置指定312

B.12.4规则结构313

B.12.5无连接端口314

B.13重载315

B.14 VHDL保留字和预定义程序包316

B.14.1 VHDL保留字 316

B.14.2标准程序包STANDARD 317

B.14.3 IEEE多值逻辑系统程序包std_logic_1164 324

参考文献327