Verilog HDL数字集成电路设计原理与应用 学习指导和实验例程 第2版PDF|Epub|txt|kindle电子书版本下载

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第1章 Verilog HDL数字集成电路设计方法概述1

1.1 数字集成电路的发展和设计方法的演变1

1.2 硬件描述语言1

1.3 Verilog HDL的发展和国际标准2

1.4 Verilog HDL和VHDL2

1.5 Verilog HDL在数字集成电路设计中的优点3

1.6 功能模块的可重用性3

1.7 IP核和知识产权保护4

1.8 Verilog HDL在数字集成电路设计流程中的作用4

教材思考题和习题解答4

第2章 Verilog HDL基础知识7

2.1 Verilog HDL的语言要素7

2.2 数据类型8

2.3 运算符8

2.4 模块13

教材思考题和习题解答14

第3章 Verilog HDL程序设计语句和描述方式16

3.1 数据流建模16

3.2 行为级建模21

3.3 结构化建模30

教材思考题和习题解答37

第4章 Verilog HDL数字逻辑电路设计方法43

4.1 Verilog HDL的设计思想和可综合特性43

4.2 组合电路的设计50

4.2.1 数字加法器50

4.2.2 数据比较器50

4.2.3 数据选择器53

4.2.4 数字编码器54

4.2.5 数字译码器56

4.2.6 奇偶校验器59

4.2.7 其它类型的组合电路59

4.3 时序电路的设计62

4.3.1 触发器62

4.3.2 计数器64

4.3.3 移位寄存器72

4.3.4 序列信号发生器74

4.3.5 分频器77

4.4 有限同步状态机80

教材思考题和习题解答89

第5章 仿真验证与Testbench编写97

5.1 Verilog HDL电路仿真和验证概述97

5.2 Verilog HDL测试程序设计基础98

5.2.1 组合逻辑电路仿真环境98

5.2.2 时序逻辑电路仿真环境103

5.3 与仿真相关的系统任务106

5.3.1 $display和$write106

5.3.2 $monitor和$strobe107

5.3.3 $time和$realtime109

5.3.4 $finish和$stop110

5.3.5 $readmemh和$readmemb111

5.3.6 $random112

5.4 信号时间赋值语句114

5.4.1 时间延迟的描述形式114

5.4.2 边沿触发事件控制118

5.4.3 电平敏感事件控制119

5.5 任务和函数120

5.5.1 任务（task）120

5.5.2 函数（function）122

5.5.3 任务与函数的区别123

5.6 典型测试向量的设计126

5.6.1 变量初始化126

5.6.2 数据信号测试向量的产生126

5.6.3 时钟信号测试向量的产生127

5.6.4 总线信号测试向量的产生129

5.7 用户自定义元件模型132

5.7.1 组合电路UDP元件132

5.7.2 时序电路UDP元件133

5.8 基本门级元件和模块的延时建模134

5.8.1 门级延时建模134

5.8.2 模块延时建模135

5.8.3 与时序检查相关的系统任务137

5.9 编译预处理语句141

5.10 Verilog HDL测试方法简介141

教材思考题和习题解答141

第6章 Verilog HDL高级程序设计举例151

6.1 Verilog HDL典型电路设计151

6.1.1 向量乘法器151

6.1.2 除法器152

6.1.3 相关器155

6.1.4 键盘扫描程序155

6.1.5 查找表矩阵运算157

6.1.6 巴克码相关器设计158

6.1.7 数字频率计161

6.1.8 简易微处理器的设计166

6.2 FPGA与DSP外部拓展接口（XINTF）通信举例168

6.3 FPGA从ADC采集数据举例181

6.4 FPGA最大功耗测试190

教材思考题和习题解答191

第7章 仿真测试工具和综合工具219

教材思考题和习题解答246

附录 模拟试题252

模拟试题（一）252

模拟试题（二）254

模拟试题（三）257

模拟试题（四）260

参考文献262