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第1章 从春天走来1

1.1 撒下一把种子1

1.2 繁芜苏醒2

1.3 鹤立鸡群5

1.4 丰满6

第2章 看透你的心10

2.1 灵活，并不是善变——SRAM10

2.1.1 动静RAM之间10

2.1.2 SRAM是如何构成FPGA的11

2.1.3 往细处讲讲查找表12

2.1.4 关于LUT现状的讨论13

2.1.5 灵活归一码，也有缺点14

2.2 想回到过去，难也——反熔丝15

2.2.1 何为熔丝，何为反熔丝15

2.2.2 回不去，得从编程机理说起15

2.2.3 以小见大——最小单元MUX16

2.2.4 回不去的痛17

2.3 灵魂，一块住进去——FLASH18

2.3.1 FLASH，灵魂的驻扎地18

2.3.2 一小步一个大家族18

2.3.3 挺好的了，只是时候未到18

第3章 走进生活，生生不息20

3.1 你存在，眼睛的世界20

3.1.1 概述20

3.1.2 视频编解码20

3.1.3 目标识别21

3.1.4 图像处理支持资源21

3.2 你，使我们走近24

3.2.1 有线通信24

3.2.2 无线通信25

3.2.3 通信领域支持资源26

3.3 你，承载着“0”和“1”的世界29

3.3.1 概述29

3.3.2 数字处理系统模型29

3.3.3 五花八门的方式30

3.3.4 其实挺有优势31

3.3.5 DSP支持资源32

3.4 你，可以像大脑一样思考33

3.4.1 概述33

3.4.2 创新挑战和机遇34

3.4.3 嵌入式支持资源35

3.5 可以考虑这些解决方案36

第4章 像绘画一样设计系统38

4.1 抽出系统设计模型38

4.2 最美不过过程39

4.2.1 系统分析39

4.2.2 方案设计39

4.2.3 top-down40

4.2.4 硬件化40

4.2.5 平台选择41

第5章 开发流程走一遍42

5.1 设计输入43

5.1.1 设计输入方式43

5.1.2 输入方式使用探讨45

5.2 综合46

5.2.1 编译47

5.2.2 映射47

5.3 布局布线48

5.3.1 布局48

5.3.2 布线49

5.4 约束49

5.4.1 综合约束49

5.4.2 位置约束50

5.4.3 时序约束50

5.5 开发仿真51

5.5.1 测试平台51

5.5.2 RTL级仿真52

5.5.3 静态仿真52

5.5.4 时序仿真53

5.6 静态时序分析54

5.7 在线调试54

5.8 配置及固化55

5.8.1 FPGA配置过程55

5.8.2 举例——Altera FPGA配置全过程55

5.8.3 配置模式56

5.8.4 模式选择58

5.9 开发工具总结59

第6章 Verilog HDL or VHDL？61

6.1 Verilog HDL本结构61

6.1.1 端口列表定义62

6.1.2 I/O说明63

6.1.3 内部信号声明64

6.1.4 模块功能的定义64

6.2 VHDL本结构65

6.2.1 程序包说明65

6.2.2 实体说明66

6.2.3 结构体说明66

6.3 民主的Verilog67

6.4 Verilog升级System Verilog67

第7章 拿下常量数据类型69

7.1 我该如何表达整数69

7.1.1 Verilog中整数长啥样69

7.1.2 负数70

7.1.3 X和Z之间的事70

7.1.4 变与不变的参量型72

7.1.5 我和整数的约定73

7.2 实数常量是几许人物74

7.3 字符串是怎么回事75

第8章 拿下变量数据类型76

8.1 多变的变量76

8.1.1 网络（net）连接类型76

8.1.2 寄存器（Register）类型85

8.2 wire和reg才是精干86

8.2.1 wire型86

8.2.2 reg型87

8.3 不要以为reg就是触发器88

8.4 memory其实也是reg89

8.4.1 该怎么声明memory型变量89

8.4.2 该怎么对memory型变量赋值89

8.5 inout该怎么定义类型91

第9章 拿下运算符92

9.1 林林总总的运算符92

9.1.1 逻辑运算符92

9.1.2 按位运算符94

9.1.3 缩减运算符96

9.1.4 关系运算符96

9.1.5 等式运算符97

9.1.6 移位运算符99

9.1.7 位拼接运算符100

9.1.8 三目运算符101

9.2 给它们排个序吧102

9.3 赋值语句102

9.3.1 阻塞赋值103

9.3.2 非阻塞赋值104

9.3.3 塞还是不塞105

第10章 不再纠结if和case107

10.1 if不同形态107

10.2 case不同形态109

10.3 if和case之间的转换111

10.4 if和case，谁更好112

10.5 不完全的if和case115

10.6 关于case的约束117

第11章 循环语句120

11.1 只能仿真的循环120

11.1.1 repeat是个定数120

11.1.2 forever能永远吗122

11.1.3 有限的while125

11.2 特立独行的for126

11.2.1 for的基本形态126

11.2.2 可以综合的for127

第12章 块语句以及过程块130

12.1 说说begin_end130

12.2 说说fork_join132

12.3 说说assign133

12.4 说说always133

第13章 抽象级别的描述136

13.1 不同抽象级别概述136

13.2 结构级描述137

13.2.1 门级结构描述及其说明语法137

13.2.2 用门级结构描述二选一选择器140

13.3 行为级描述141

13.3.1 行为级与RTL级区别141

13.3.2 RTL级描述二选一选择器142

第14章 层次化建设及模块例化145

14.1 层次化建模概念145

14.2 模块例化146

14.3 四位脉动进位计数器147

第15章 建设测试磨坊149

15.1 编写Testbench目的149

15.2 基本的Testbench结构149

15.3 产生激励的一些描写方式150

15.3.1 产生时钟的几种方式150

15.3.2 产生复位信号的几种形式151

15.4 关于测试的建议152

第16章 仿真工具基本使用153

16.1 ModelSim简介153

16.2 ModelSim HDL仿真优势153

16.3 ModelSim基本使用154

16.3.1 ModelSim使用流程155

16.3.2 简单2-4编码器RLT仿真实例155

16.4 高级命令方式仿真167

16.4.1 常用一些命令167

16.4.2 其他命令学习方法169

16.4.3 do文件的编写与使用170

16.5 ModelSim私藏技巧173

16.5.1 利用ModelSim模板建立Testbench173

16.5.2 Wave查看技巧175

16.5.3 仿真代码的修改178

第17章 组合逻辑专题179

17.1 组合逻辑描述方法179

17.1.1 assign语句实现组合逻辑179

17.1.2 always块实现组合逻辑180

17.2 常用组合电路183

17.2.1 多路器183

17.2.2 加法器185

17.2.3 译码器186

17.2.4 编码器188

第18章 时序逻辑专题191

18.1 时序逻辑描述方法191

18.2 再来两个例子194

18.2.1 分频电路194

18.2.2 沿提取电路197

第19章 函数与任务专题199

19.1 task199

19.1.1 task特点及描述199

19.1.2 task举例说明200

19.2 function201

19.2.1 function特点及描述201

19.2.2 function举例说明202

19.3 task和function不混淆203

19.4 系统任务与函数204

19.4.1 标准输出任务204

19.4.2 文件管理任务206

19.4.3 仿真控制任务209

19.4.4 时间函数209

19.4.5 其他210

第20章 编译预处理与可综合性211

20.1 编译预处理概念211

20.2 常用编译预处理211

20.2.1 ？define、？undef211

20.2.2 ？include213

20.2.3 ？timescale215

20.2.4 ？ifdef、？elsif、？else、？endif219

20.3 不再烦恼可综合性221

第21章 状态机专题223

21.1 状态机的概念223

21.2 状态机的分类224

21.2.1 Moore状态机224

21.2.2 Mealy状态机225

21.3 状态机实现步骤现场225

21.3.1 三要素的提取225

21.3.2 状态转移图226

21.3.3 状态编码227

21.3.4 状态机的描述228

21.4 不同状态机描述方式228

21.4.1 一气呵成的一段式228

21.4.2 一看即懂的二段式231

21.4.3 高效率的三段式233

21.5 safe状态机237

第22章 开发工具秘籍238

22.1 QuartusⅡ简介238

22.2 工程实例介绍241

22.3 准备242

22.4 新建工程243

22.5 设计输入248

22.6 分析综合265

22.7 布局布线269

22.8 下载与固化273

22.8.1 生成配置和固化文件273

22.8.2 准备工作274

22.8.3 下载274

22.8.4 固化275

22.9 总结277

第23章 联合仿真和调试278

23.1 ModelSim与Quartus Ⅱ联合使用278

23.1.1 联合准备工作278

23.1.2 Altera仿真库的介绍279

23.1.3 利用ModelSim做前仿真280

23.1.4 利用ModelSim做静态仿真285

23.1.5 利用ModelSim做时序仿真290

23.2 在线调试与SignalTap Ⅱ的使用292

23.2.1 创建STP文件292

23.2.2 设置采集时钟292

23.2.3 在STP文件中分配信号295

23.2.4 指定采样点数及触发位置296

23.2.5 逻辑分析仪触发控制297

23.2.6 编译嵌入SignalTap Ⅱ逻辑分析仪的设计300

23.2.7 SignalTap Ⅱ分析器件编程301

23.2.8 查看SignalTap Ⅱ采样数据301

23.2.9 数据保存302

第24章 IP核，拿来主义304

24.1 IP核的概念304

24.2 RAM核使用304

24.3 FIFO使用308

24.4 PLL核使用312

第25章 用FPGA来搞搞音乐317

25.1 演奏原理317

25.2 音调的控制317

25.3 音长的控制319

25.4 《天空之城》320

第26章 You Got It！325

26.1 显示设备H1602B325

26.1.1 H1602B端口与电路连接325

26.1.2 H1602B的字符集和指令集326

26.2 显示实现328

参考文献336