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第1章 绪论1

1.1数字集成系统容错设计简介1

1.1.1数字集成电路设计的可靠性挑战1

1.1.2数字集成电路的3S和3T可靠性设计框架5

1.2数字集成系统容错设计的关键问题7

1.2.1缺陷容忍8

1.2.2偏差容忍9

1.2.3软错误容忍9

1.3章节组织结构10

参考文献13

第2章 嵌入式存储器的容缺陷设计15

2.1嵌入式存储器的容缺陷设计15

2.1.1缺陷与故障模型16

2.1.2嵌入式存储器的自测试方法20

2.1.3嵌入式存储器的自诊断方法24

2.1.4嵌入式存储器的自修复方法25

2.2利用内容可寻址技术的嵌入式存储器容缺陷设计33

2.2.1相关研究工作33

2.2.2冗余资源结构34

2.2.3自测试自诊断和自修复方法35

2.2.4实验结果及其分析43

2.3小结45

参考文献46

第3章 多核处理器的容缺陷设计49

3.1多核处理器的核级冗余50

3.1.1核级冗余与微体系结构级冗余50

3.1.2核级冗余的降级模式与冗余模式54

3.1.3冗余模式对多核处理器系统的影响55

3.2冗余模式下多核处理器的拓扑重构57

3.2.1拓扑重构的量化评估方法59

3.2.2二维mesh结构的重构问题62

3.2.3问题复杂度分析65

3.3多核处理器的拓扑重构优化算法70

3.3.1最直接的算法——模拟退火72

3.3.2一种贪心算法——行波列借算法75

3.3.3行波列借制导的模拟退火算法76

3.3.4算法性能分析79

3.4多核处理器的测试与故障诊断85

3.5小结86

参考文献87

第4章 片上网络路由器容错设计90

4.1片上网络路由器容错设计概述91

4.1.1片上路由器容错设计的关键问题91

4.1.2典型容错路由器结构93

4.2切片路由器96

4.2.1数据通路的切片复用98

4.2.2切片复用微体系结构98

4.2.3切片路由器的工作模式99

4.2.4路由器间的故障关联101

4.2.5切片路由器扩展102

4.3切片路由器的性能开销分析103

4.3.1可靠性参数设计与分析103

4.3.2总体评估105

4.4片上网络路由器的故障检测和诊断方法109

4.5小结110

参考文献110

第5章 片上网络容错路由112

5.1容错路由算法分类112

5.2死锁避免方法114

5.2.1 Dally和Seitz理论115

5.2.2 Duato理论117

5.2.3转向模型120

5.3故障模型124

5.3.1凸区域模型124

5.3.2正交凸区域模型126

5.4典型算法分析128

5.4.1 Boppana和Chalasani算法129

5.4.2低成本可重构路由算法133

5.5小结141

参考文献141

第6章 数字电路的复合故障诊断方法143

6.1复合故障诊断方法143

6.1.1扫描设计与故障模型144

6.1.2复合故障诊断方法148

6.2基于可诊断性螺旋扫描设计的故障诊断方法149

6.2.1可诊断性设计方法150

6.2.2基于螺旋扫描设计的故障诊断152

6.2.3实验结果及其分析164

6.3基于确定性诊断向量生成的复合故障诊断方法167

6.3.1面向复合故障的扫描链故障诊断方法168

6.3.2面向复合故障的组合逻辑故障诊断方法190

6.4小结215

参考文献216

第7章 处理芯片的抗老化设计218

7.1老化机理与生命期可靠性建模218

7.1.1两类老化机理简述218

7.1.2生命期可靠性建模——“浴盆曲线”221

7.2老化的在线感知222

7.2.1老化感知原理222

7.2.2电路实现223

7.3老化容忍的微结构设计224

7.3.1基于冗余重构设计225

7.3.2基于电路状态控制的设计225

7.3.3基于时序动态优化设计228

7.4老化的预测235

7.4.1老化预测框架236

7.4.2识别关键路径和关键门238

7.4.3最大电路老化预测模型240

7.4.4实验结果及其分析241

7.5小结243

参考文献244

第8章 多核处理器容参数偏差设计246

8.1参数偏差的分类246

8.1.1工艺偏差246

8.1.2电压波动248

8.1.3温度波动249

8.2针对不同类型参数偏差的优化技术250

8.2.1工艺偏差的优化250

8.2.2电压波动的优化250

8.2.3温度波动的优化250

8.3参数偏差的协同优化技术251

8.3.1 PVT偏差对时序偏差的影响251

8.3.2偏差强度的频域分析251

8.3.3时域的解释254

8.4 TEA方法的可行性分析255

8.4.1实现技术难点255

8.4.2已具备的基础条件255

8.5实施方案257

8.5.1即时推测各个偏差分量强度257

8.5.2非显式依赖V分量的即时迁移决策259

8.5.3即时偏差程度预测261

8.5.4硬件开销262

8.6方案有效性评估262

8.6.1处理器核的配置参数和工作负载263

8.6.2供电网络模型264

8.6.3 PVT偏差与电路时延的精确关系265

8.6.4其他参数定义266

8.6.5评估指标266

8.6.6实验结果及其分析267

8.7小结270

参考文献270

第9章 处理器的容软错误设计275

9.1冗余执行层次276

9.1.1数据级冗余执行276

9.1.2指令级冗余执行278

9.1.3线程级冗余执行282

9.1.4进程级冗余执行288

9.2利用数据级冗余执行的软错误检测与恢复289

9.2.1数据级冗余执行的条件290

9.2.2数据级冗余执行的微结构设计292

9.2.3结合指令复制的软错误检测机制296

9.2.4基于检查点的软错误恢复技术298

9.2.5实验结果及其分析299

9.3冗余线程的调度和分配307

9.3.1核间性能不对称的多核处理器上的线程冗余308

9.3.2冗余线程的调度算法311

9.3.3算法性能分析314

9.4小结317

参考文献317

第10章 片上网络容软错误通信方法320

10.1片上通信的差错控制方法321

10.1.1基于检错纠错的请求重传机制321

10.1.2无重传的随机通信机制323

10.2数据包分级保护方法326

10.2.1数据包分析326

10.2.2分级保护策略327

10.2.3性能效率分析328

10.3带有端到端反馈的容软错误通信方法329

10.3.1一种带反馈的随机容错路由算法330

10.3.2三种容软错误通信算法比较332

10.3.3带有端到端反馈容错方法总结335

10.4小结335

参考文献336

第11章 微体系结构级可靠性评估方法338

11.1微体系结构级可靠性评估方法339

11.1.1背景知识340

11.1.2体系结构脆弱因子计算342

11.1.3分析比较351

11.2体系结构脆弱因子离线评估353

11.2.1软错误故障注入分析353

11.2.2故障注入流程355

11.2.3实验结果及其分析356

11.3体系结构脆弱因子在线评估358

11.3.1整体框图设计359

11.3.2体系结构脆弱因子在线计算360

11.3.3体系结构脆弱因子预测算法363

11.3.4实验结果及其分析365

11.4间歇故障脆弱因子评估369

11.4.1研究背景及动机370

11.4.2间歇故障脆弱因子计算方法371

11.4.3实验结果及其分析376

11.5小结380

参考文献381

第12章 处理器芯片的容错设计实例384

12.1自修复处理器384

12.1.1自修复处理器设计背景及意义385

12.1.2自修复处理器芯片的结构设计387

12.1.3自修复处理器在WSN中的应用396

12.2 Godson-T众核处理器容错设计401

12.2.1 Godson-T体系结构401

12.2.2片上网络和基准程序性能分析404

12.3小结406

参考文献407

第13章 总结与展望409

13.1总结410

13.2展望413

参考文献417

索引418